Seven Segment Display

Seven Segment display adalah merupakan alat yang merupakan gabungan dari 7 buah led, yang dikombinasikan sedemikian rupa agar dapat menampilkan angka.. Seven segment display pada dasarnya adalah LED (Light Emitting Diode), yaitu diode yang dapat mengeluarkan cahaya bila diberi tegangan pada pin-nya. seven segment merupakan alat yang merupakan gabungan dari 7 buah led, yang dikombinasikan sedemikian rupa agar dapat menampilkan angka. Gambar di disamping ini memperlihatkan gambaran tentang 7-segment yang masing-masing segment diberi notasi mulai dari a, b, c, d, e, f, dan g.

Berikut ini adalah contoh program seven segment display dengan vhdl :

entity seven segment display is

port(
x3,x2,x1,x0: in std_logic;
a,b,c,d,e,i,g: out std_logic
);

end seven segment display ;

architecture Behavioral of seven segment display is

begin
a <= NOT( x1 OR x3 OR (x2 AND x0) OR (NOT(x2) AND NOT(x0)) );
b <= NOT( NOT(x2) OR x3 OR (x1 AND x0) OR (NOT(x1) AND NOT(x0)) );
c <= NOT( x3 OR x2 OR x0 OR (NOT(x0) AND NOT(x1)) );
d <= NOT( x3 OR (NOT(x0) AND NOT(x2)) OR (x1 AND NOT(x0)) OR
(x1 AND NOT(x2)) OR (x2 AND x0 AND NOT(x1)) );
e <= NOT( (x1 AND NOT(x0)) OR (NOT(x2) AND NOT(x0)) );
i <= NOT( x3 OR (NOT(X0) AND NOT(x1)) OR (x2 AND NOT(X0) AND x1) OR
(x2 AND NOT(x1)) );
g <= NOT( x3 OR (NOT(x1) AND x2) OR (x1 AND NOT(x0)) OR
(x1 and NOT(x2)) );

end Behavioral;

Read more »

Tugas FPGA : MULTIPLEXER

Multiplexer merupakan suatu rangkaian yang memiliki banyak inputan dan hanya memiliki satu output.
Rangkaian dibawah ini adalah contoh multiplexer.

Contoh rangkaian multiplexer di atas terdapat 4 inputan, 2 selektor, dan 1 output, pada rangkaian Multiplexer di atas  akan diimplementasikan ke dalam kode program VHDL.

1. Kita beri nama entity dari multiplexer yaitu " multiplexing "

    entity multiplexing is     -- mendefinisikan entity "multiplexer"
    port(             
    a,b,c,d,s1,s2: in bit; -- terdapat 4 port input, 2 selector, dan 1 output
    y:out bit);       
    end multiplexing;

2. lalu definisikan architecture " max_multy " dari entity "multiplexing"
 
    architecture max_multy of multiplexing is
    begin
    proc: process is
    begin
    if (s1='0' and s2='0') then y <= a;
    else if (s1='0' and s2='1') then y <= b;
    else if (s1='1' and s2='0') then y <= c;
    else if (s1='1' and s2='1') then y <= d;
    end if;
    end process proc;
    end max_multy;


3. Arsitektur berfungsi untuk mendefinisikan bagaimana entity "multiplexing" bekerja. Namun kode diatas belumlah sempurna, sehingga tidak bisa dijalankan untuk simulasi maupun di syntesis karena belum didefinisikan bit input pada masing-masing portnya. Untuk itu diperlukan  penambahan entity "signal" dan arsitektur "signal_arc" yang berfungsi untuk memberikan input pada entity "multiplexing".

entity signal is
port(
pa,pb,pc,pd,ps1,ps2:out bit);
end signal;

architecture signal_arc of signall is
begin
pro: process is
begin
pa <= '0';
pb <= '1';
pc <='1';
pd <= '0';
ps1 <= '1';
ps2 <= '0';
end process pro;
end signal_arc;

   
4. Semua kode vhdl diatas digabung menjadi satu menjadi :

library ieee;
use ieee.std_logic_1164.all;

entity multiplexing is     -- mendefinisikan entity "multiplexer"
port(             
a,b,c,d,s1,s2: in bit; -- terdapat 4 port input, 2 selector, dan 1 output
y:out bit);
end multipax;

architecture max_multy of multiplexing is
begin
proc: process is
begin
if (s1='0' and s2='0') then y <= a;
else if (s1='0' and s2='1') then y <= b;
else if (s1='1' and s2='0') then y <= c;
else if (s1='1' and s2='1') then y <= d;
end if;
end process proc;
end max_multy;

entity signal is
port(
pa,pb,pc,pd,ps1,ps2:out bit);
end signal;

architecture signal_arc of signal is
begin
pro: process is
begin
pa <= '0';
pb <= '1';
pc <='1';
pd <= '0';
ps1 <= '1';
ps2 <= '0';
end process pro;
end signal_arc;

-- kode dibawah ini merupakan kode yang berfungsi menjalankan entity yang telah didefinisikan diatas

library work;
use work.all;

entity eksekusi is
end eksekusi;

architecture eksekusi_arch of eksekusi is
signal in1,in2,in3,in4,select1,select2,output: bit;
begin
w1: entity signal port map(in1,in2,in3,in4,select1,select2);
w2: entity multiplexing port map(in1,in2,in3,in4,select1,select2,output);
end eksekusi_arch;

Read more »

Tugas FPGA : Library IEEE, STD, WORK

PACKAGE LIBRARY


1.  Library IEEE:    
        use IEEE.std_logic_1164.all;
        use IEEE.std_logic_textio.all;
        use IEEE.std_logic_arith.all;
        use IEEE.numeric_bit.all;
        use IEEE.numeric_std.all;
        use IEEE.std_logic_signed.all;
        use IEEE.std_logic_unsigned.all;
        use IEEE.math_real.all;
        use IEEE.math_complex.all;


2.  Library STD :
      use STD.standard.all;
      use STD.textio.all;


3.  Library WORK :
      Ialah sebuah pendeklarasian yang implisit, dimana semua source codenya akan dimasukkan ke library tersebut.

Example :
      use WORK.data_types.all;      

Read more »